TSMCが「AI Design Kit」を発表：AIエージェントが半導体設計を自律化、生産性は最大6倍に

TSMCは2026年11月6日、東京都内で開いた年次イベントで、半導体設計をAIエージェントに任せる新しい仕組み「TSMC AI Design Kit」を発表しました。AIが設計の条件探しや修正を自律的に繰り返すことで、デジタル設計の生産性は3倍から5倍、アナログやRF設計では最大6倍に高まるといいます。AI向け半導体の需要が急拡大するなか、AIそのものが半導体づくりを速くする時代が本格的に始まりつつあります。

東京で開かれたTSMCの年次イベント

発表の舞台は、11月6日に東京都内で開かれた「TSMC 2026 Japan Open Innovation Platform Ecosystem Workshop」です。このイベントは、TSMCのプロセス技術と、EDAやIP、設計サービス、クラウド、先端パッケージングなどを提供するパートナー企業が集まり、半導体設計の課題や最新技術を共有する年次イベントです。2026年のテーマは「Expanding AI with Leadership Ecosystem」でした。

TSMCのOIPには、IPアライアンス、EDAアライアンス、デザインセンターアライアンス、バリューチェーンアライアンス、Cloudアライアンス、3DFabricアライアンスという6つのアライアンスがあり、90社以上が参加しています。IPアライアンスだけでも、シリコン検証済みで量産実績のあるIPが10万件以上そろい、デザインセンターアライアンスには世界各地の28社、バリューチェーンアライアンスには構想からシリコンまでを支援する3000人以上のエンジニアが参加しているとのことです。

基調講演に登壇したTSMCのAveek Sarker氏は、生成AIからエージェント型AI、フィジカルAIへと用途が広がるなか、AIシステムに求められる演算性能とメモリ帯域が急速に拡大していると説明しました。大規模言語モデルの学習に必要な演算量は年間およそ5倍のペースで増えており、長い文脈やマルチモーダル、推論型AIの普及でメモリ需要も指数関数的に増えているといいます。今回のイベントで発表された技術論文の70パーセント以上が、AIの活用またはAIによる効果に言及していたとのことです。

AI Design Kitとは何か

従来の半導体設計では、プロセスのデバイスモデルやデザインルール、設計に必要な各種データをまとめたPDKと、TSMCやEDAベンダーが提供するリファレンスフローが使われてきました。ただ、従来のリファレンスフローはあらかじめ設定された静的な条件で処理を進めるもので、製品ごとに性能や消費電力、面積、動作条件などの目標が違うため、設計者がツールの設定やワークフローを調整し、何度も設計と検証を繰り返す必要がありました。

AI Design Kitは、TSMCのプロセス技術や設計手法に関する知識を、エージェント型AIが利用できる形で提供する設計支援基盤です。PDKを置き換えるのではなく、AI向けの知識レイヤとしてPDKを補完し、EDAツールや顧客の設計ノウハウと組み合わせて使います。TSMCの知識を学習したAIエージェント、EDAベンダーが提供するAIエージェント、顧客が持つ設計データや目標を組み合わせることで、設計ごとに異なる電力、性能、面積の目標に向けて、設定の変更、設計、解析、評価を自律的に繰り返します。

AIエージェントが24時間継続して設計条件の探索と解析を繰り返すことで、設計者が手作業で行ってきた調整を減らし、目標とする性能に到達するまでの期間を短縮できるといいます。Sarker氏は、演算チップとメモリ間のデータ移動に要する電力も増加しているため、個々の半導体を高性能化するだけでなく、ロジックやメモリ、パッケージ、光接続、電源供給、冷却を含め、システム全体を協調設計する必要があると指摘しました。

デジタル設計は3倍から5倍、アナログ設計は最大6倍

TSMCによると、AI Design Kitの導入により、デジタル設計の生産性は3倍から5倍に高められるといいます。また、デザインルールチェックで検出された違反の修正についても、TSMCのガイドラインとEDAベンダーのDRCエージェントを組み合わせることで、生産性を1.5倍に高められるということです。

アナログやRF設計にも同じ仕組みが適用されます。アナログ回路の設計や異なるプロセスへの移行は、回路特性や配線、寄生素子などを考慮する必要があり、熟練設計者の経験に依存する部分が大きいとされています。設計した回路を別のプロセスへ移行する際も、単純に寸法を縮小するだけでは同じ性能を得られず、回路とレイアウトの双方を再調整する必要があります。

TSMCはこれまで、アナログセルとEDAによる設計自動化を組み合わせることで、アナログ設計の生産性をおよそ3倍に高めてきました。AI Design Kitとエージェント型AIを加えることで、回路の最適化やレイアウト移行を自律的に進め、アナログやRF設計の生産性を最大6倍に高められるとしています。

自然言語から3D ICの構成を生成

3D ICの設計でも、AIエージェントの活用が進められています。TSMCは、チップレットやインターポーザ、パッケージなどを含む3D ICの構造を記述する共通言語として「3Dblox」を提唱してきました。設計者がチップレットの配置や接続関係などを自然言語で指示すると、AIエージェントが内容を解釈し、数分以内に3Dbloxの記述へ変換する設計手法を、EDAパートナーと開発しているということです。

3DbloxについてはIEEE P3537として標準化作業が進められており、主要EDAベンダーなど15社が参加しています。2026年9月には主要な拡張仕様が承認され、2027年第1四半期の正式発行が見込まれています。標準化が進めば、異なるEDAツールや設計会社、半導体メーカー、OSATの間で3D ICの設計情報を共有しやすくなります。さらにAIエージェントを組み合わせることで、複雑なマルチダイ構成の設計や変更、検証に要する時間の短縮につながるとTSMCはみています。

演算規模は最大87倍へ、HBMの帯域は34倍に

AI半導体の性能を左右するパッケージ技術についても、具体的な数字が示されました。TSMCのC.T. Wu氏によると、AIの学習に必要な演算量は過去数年にわたって年間およそ5倍のペースで増加し、推論で処理されるトークン数は過去3年間で500倍以上に拡大しているということです。

TSMCは現在、5.5レチクルサイズのCoWoSを量産しており、2027年には9.5レチクルサイズ、2028年には14レチクルサイズへ拡張し、2029年には14レチクルサイズを超える構成を投入する計画です。CoWoSの大型化とTSMC-SoICによる3D積層を組み合わせることで、1つのシステムに搭載できるトランジスタ数は2024年から2029年までの5年間で48倍に増えるといいます。先端プロセスによる性能と電力効率の向上を加えると、AIの演算規模を最大87倍へ拡大できるということです。

メモリ帯域についても、CoWoSに搭載するHBMの数を増やすほか、HBM世代の進化とベースダイの先端プロセス化を進めることで、2024年から2029年までの5年間でHBMの総帯域幅を34倍へ高める計画が示されました。HBM4やHBM4EではN12、HBM5ではN3Pをベースダイに採用することを想定しています。さらに、HBMを演算ダイへ3次元積層する構成や、より近い位置にメモリを配置する新たなメモリ階層を導入することで、帯域幅を34倍から115倍、将来的には最大830倍まで拡張できる可能性も示されました。

先端プロセスでは、N3PからN2P、N2U、Super Power Railを採用するA16 SPR、A14、A13、A12 SPRへと技術を進化させ、複数世代を通じて電力効率を2.3倍に高める計画です。A14では、ナノシートトランジスタとDTCOを組み合わせた「NanoFlex Pro」を採用し、N2と比べ、速度を14パーセント向上させるか、同一性能で消費電力を23パーセント削減でき、ロジック密度も25パーセント向上するとしています。

データ移動に伴う消費電力を抑えるため、シリコンフォトニクスを活用した「COUPE」の開発も進められています。TSMCは200Gbpsのマイクロリング変調器を実用化しており、次世代品では400Gbpsへの高速化を計画しています。AI向けインタフェースでは、Ethernetが50Gbpsから200Gbps、PCI ExpressがGen 6からGen 7、HBMがHBM3EからHBM4やHBM4E、UCIeが32Gから64Gへと高速化しています。

日本の半導体産業にとっての意味

この発表が日本にとって重要なのは、設計の現場が日本にも広がっているからです。TSMCのOIPには日本企業の参加もあり、熊本での製造拠点の整備と並行して、設計エコシステムの連携も深まっています。AI Design Kitのような仕組みが広がれば、設計期間の短縮やテープアウトの成功率向上が期待でき、日本の設計会社やスタートアップにとっても恩恵があると考えられます。

一方で、数字の読み方には注意が必要です。生産性が3倍から5倍、最大6倍というのはTSMCが示した見通しであり、実際の効果は設計の内容やプロセスによって変わります。また、AIエージェントが設計を進めるといっても、最終的な判断や品質の責任は人間が担う体制が前提です。TSMC自身も、AIによる設計支援を従来の最適化や予測から、複数のAIエージェントが設計作業を実行する段階へ進化させるものと位置づけており、人の設計者を置き換える話ではありません。

それでも、AIがAIのチップを設計するという構図は、半導体産業の転換点を示しています。AIの需要が半導体の性能を引き上げ、その性能がさらにAIを賢くし、設計そのものもAIが担う。東京で開かれた今回のイベントは、その循環が日本の目の前で動き始めていることを示すものになりました。今後は、AI Design Kitが実際の設計現場でどれだけ使われ、どれだけの成果を出すかが注目されます。

よくある質問

TSMC AI Design Kitとは何ですか

TSMCのプロセス技術や設計手法に関する知識を、エージェント型AIが利用できる形で提供する設計支援基盤です。従来のPDKを置き換えるのではなく、AI向けの知識レイヤとしてPDKを補完します。TSMCの知識を学習したAIエージェントとEDAベンダーのAIエージェント、顧客の設計データを組み合わせ、設計条件の探索や解析、評価を自律的に繰り返します。

生産性はどれくらい上がるといわれていますか

TSMCの説明によると、デジタル設計の生産性は3倍から5倍、アナログやRF設計では最大6倍に高められるとしています。デザインルールチェックで検出された違反の修正では、生産性を1.5倍に高められるということです。これらはTSMCが示した見通しであり、実際の効果は設計の内容によって変わります。

3Dbloxとは何ですか

チップレットやインターポーザ、パッケージなどを含む3D ICの構造を記述する共通言語です。設計者が自然言語で指示すると、AIエージェントが内容を解釈し、数分以内に3Dbloxの記述へ変換する手法が開発されています。IEEE P3537として標準化作業が進められており、2027年第1四半期の正式発行が見込まれています。